4 微体系结构技术

CPU型号 P-IV 发射速率 ILP 3 定/存/浮流水线 20//29 Cache大小 L1 L2 256K 数据 8K 功能部件数 9个 数据通路宽度 发射：3条 结束：3条 功能流水线特性 多媒体特性 支持MMX/SSE/SSE2共？条指令 其它特性 Trace Cache 代替了一级指令CACHE 带有预取功能 Itanium Power 3 6 4 指令：32K全相联；数据 64K，分为四个体，全相联； 指令：32K 数据：64K 可支持1MB到16MB范围 UltraSPARC III 6 14 片外； 最大可至8M Alpha 21264 7/7/10 64k 两路组相联 3个定点部件，2个浮点部件，两个访存部件 9，其中两个图形部件和浮点部件重用 发射：4条 结束：4条 发射：6条 结束：6条 VIS Write cache Future file 发射：6条 结束：11条 MVI MIPS R12000 4 5/6/7 PA-RISC 8500 4 指令：0.5M 数据：1M 10 发射：4条 结束：12条

在目前微处理器体系结构中，学术界研究的技术越来越多地应用在主流商用的微处理器中。从目前市场上最近出现的微处理器中，我们可以看出一些主要技术和结构在各个处理器中得到了共识。从上表，我们可以看出目前的处理器中大都有以下特点： 1）为了提高主频，加大流水深度，形成超流水的结构；

2）为了提高整体性能，加大每个时钟周期指令发射，指令执行和指令结束的条数，形成了超标量的结构；

3）为了解决指令执行时数据相关的问题，大都数处理器设计中采用乱序执行的结构；值得提出的是Itanium处理器中没有采用该结构，它解决数据相关的方法是通过编译器根据其定义的指令模版把程序编译成已没有数据相关的格式。

4）为了提高访存效率，都采用了哈佛结构，即数据CACHE和指令CACHE分开的结构。值得提出的是在P-IV处理器中，使用了Trace Cache代替了其他结构中的指令CACHE

使得其取指效率大大提高。另外，在PA-RISC 8500处理器中，使用很大的CACHE，这样就有可能减小访存时间，有利于局部性好的程序执行。

5）为了提高执行效率，每个处理器都采用多个功能部件，使得程序中因结构相关而使得流水线停止的情况得到改观。

6）为了提高取指效率，多数处理器采用了猜测执行的技术，即采用BHTB和BTAC相结合的方法。这种技术可以在转移指令目的地址还没有确定时，就猜测目的地址使得处理器的流水线不会停止等待。

7）为了减小访问CACHE的失效率，大多数处理器采用了预取的技术，其中包括POWER3，Alpha 21264，PA-RISC 8500。