实验四：计数器的设计

实 验 室： 实验台号： 19 日 期：2014/11/13

专业班级： 姓 名： 学 号：

一、 实验目的

1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。

二、 实验内容

（一）用D触发器设计4位异步二进制加法计数器

由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制数。（用两个74LS74设计实现）

（二）利用74LS161设计实现任意进制的计数器

设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。

先熟悉用1位74LS161设计十进制计数器的方法。

① 利用置位端实现十进制计数器。 ② 利用复位端实现十进制计数器。

提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输

入与非门， 74LS30为8输入与非门。

74LS161为4位二进制加法计数器，其引脚图及功能表如下。

输入端 时清置P 钟 除 数 X L X L H H H T 输出端 Qn X X 清除 X X 置数 H H 计数 L X 不计数 不计数  H  H

X X H H X L

三、 实验原理图

1.由4个D触发器改成的4位异步二进制加法计数器

2.由74LS161构成的十进制计数器

四、 实验结果及数据处理

1. 4位异步二进制加法计数器实验数据记录表

二进制输出 输入十进CP数 Q3 Q2 Q1 Q0 制数 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7 8 1 0 0 0 8 9 1 0 0 1 9 10 1 0 1 0 10 11 1 0 1 1 11 12 1 1 0 0 12 13 1 1 0 1 13 14 1 1 1 0 14 15 1 1 1 1 15

2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。

设计思路：九进制计数器。（1）用置位法实现：当Q3=1，Q2=0，Q1=0，Q0=0,即十进制为8时，与非门两输入端均接Q3，均为高电平。输出即LD低电位有效，并且要等到下一个时钟信号的上升沿到来的时候，就会完成置数，将计数器清零。从而实现了九进制计数的效果。

（2）用复位法实现：当Q3=1，Q2=0，Q1=0，Q0=1，即十进制为9时，与非门输入端Q3，Q0同时为高电平，输出即Cr低电位有效，由于Cr不受时钟信号的控制，一旦出现低电位立刻清除，马上回到初始“0”状态，所以无法显示“9”，只会出现0~8,从而实现了九进制计数的效果。

五、思考题

1. 由D触发器和JK触发器组成的计数器的区别?

答：JK触发器是将JK端都接“1”时实现反相；D触发器是直接将Q接到本触发器的D端实现反相。

2. 74LS161是同步还是异步，加法还是减法计数器? 答：74LS161为同步加法计数器。

3. 设计十进制计数器时将如何去掉后6个计数状态的?

答：（1）置位法中，由于LD受时钟控制，当Q3=1，Q2=0，Q1=0，Q0=1,即十进制为9时，与非门输入端Q3，Q0同时为高电平，输出即LD低电位有效，并且要等到下一个时钟信号的上升沿到来的时候，就会完成置数，将计数器清零，从而实现了去掉后6个计数状态。

（2）复位法中，当Q3=1，Q2=0，Q1=1，Q0=0，即十进制为10时，与非门输入端Q3，Q1同时为高电平，输出即Cr低电位有效，由于Cr不受时钟信号的控制，一旦出现低电位立刻清除，马上回到初始“0”状态，所以无法显示“10”，只会出现0~9,从而实现了去掉后6个计数状态。

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