碳化硅半导体结构、器件及其制作方法[发明专利]

*CN1019615A*

(10)申请公布号 CN 1019615 A(43)申请公布日 2011.03.23

(12)发明专利申请

(21)申请号 201010251981.9(22)申请日 2010.08.02(30)优先权数据

12/533712 2009.07.31 US(71)申请人通用电气公司

地址美国纽约州

(72)发明人P·A·罗西 S·D·阿瑟

D·M·布朗 K·S·马托查 R·R·劳(74)专利代理机构中国专利代理()有限公

司 72001

代理人朱海煜 徐予红(51)Int.Cl.

H01L 29/06(2006.01)H01L 29/78(2006.01)H01L 21/336(2006.01)

权利要求书 1 页 说明书 5 页 附图 4 页

()发明名称

碳化硅半导体结构、器件及其制作方法(57)摘要

提供包括碳化硅(SiC)的半导体结构(100)和器件以及用于制作其的方法。该结构(100)和器件包括基底或屏蔽层(116)、沟道(118)和表面层(120)，它们都可取地通过离子注入形成。因此，本发明提供的结构和器件是硬“常截止”器件，即，呈现大于大约3伏特的阈值电压。

CN 1019615 ACN 1019615 A

权 利 要 求 书

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1.一种碳化硅半导体FET结构(100)，其包括具有第一导电类型的漂移层(112)、在所述漂移层内具有第二导电类型的离子注入基底或屏蔽结构、在所述基底或屏蔽结构(116)内的第一导电类型的离子注入沟道(118)和覆盖在所述基底或屏蔽结构(116)的至少一部分上面的第二导电类型的离子注入表面层(120)。

2.如权利要求1所述的碳化硅半导体结构，其中所述基底或屏蔽层包括从大约2×1013cm-2到大约2×1014cm-2的掺杂剂密度。

3.如权利要求1所述的碳化硅半导体结构，其中在所述基底或屏蔽层和/或所述表面层中利用的掺杂剂包括铝或硼。

4.如权利要求1所述的碳化硅半导体结构，其中所述沟道包括从大约1×1011cm-2到大约8×1012cm-2(atoms/cm2)的掺杂剂浓度。

5.如权利要求1所述的碳化硅半导体结构，其中在所述离子注入n掺杂沟道中利用的掺杂剂包括磷或氮。

6.一种碳化硅半导体器件(200)，包括：

具有第一导电类型并且具有上表面的漂移层(212)；结构，其包括具有第二导电类型的在所述漂移层(212)内的离子注入基底或屏蔽结构(216)、在所述基底或屏蔽结构(216)内的第一导电类型的离子注入沟道(218)和覆盖在所述基底或屏蔽结构(216)的至少一部分上面的第二导电类型的离子注入表面层(220)；

位于所述表面层(220)的一部分上的电介质(228)；

覆盖在所述电介质(228)的至少一部分上面的栅极导体(222)；以及至少与所述沟道接触的源极接触和漏极接触。7.如权利要求6所述的碳化硅半导体器件，其具有大于大约3伏特的阈值电压。8.如权利要求6所述的碳化硅半导体器件，其中所述器件能够采用埋沟或反型模式工作，并且其中可以调整常截止阈值电压相比跨导。

9.一种纵向或横向MOSFET，其包括权利要求6的所述碳化硅半导体结构。10.一种制作半导体结构的方法，其包括：提供具有第一导电类型的漂移层，离子注入覆盖在所述漂移层的至少一部分上面的具有第二导电类型的基底或屏蔽层，离子注入在所述基底或屏蔽层内具有第一导电类型的沟道，以及离子注入具有第二导电类型的表面层使得所述表面层覆盖在所述基底或屏蔽结构的至少一部分上面。

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说 明 书

碳化硅半导体结构、器件及其制作方法

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技术领域

[0001]

本公开涉及碳化硅MOS半导体结构和器件(例如场效应晶体管等)及其制作方

法。

背景技术

[0002] 碳化硅(SiC)反型模式(inversion mode)MOSFET具有因过度电子俘获(SiC/SiO2界面陷阱引起的)和表面散射导致的非常低的沟道迁移率。代替达到250cm2/v-sec的期望值，在常规SiC反型模式MOSFET中仅典型地达到15至20cm2/v-sec。

[0003] 选择其中大部分导通是表面下的埋沟FET结构可以缓解低迁移率问题。然而，这样的器件通常在室温具有1和3伏特之间的低阈值电压，其不够高而不能提供期望的抗扰度和“硬”截止状态，特别在更高的温度下是这样。[0004] 为了努力提供增加的阈值电压，许多研究已经集中在更高的功函数栅极材料上。例如许多埋沟器件利用重掺杂p+多晶硅栅电极。但该材料，即使他具有比钼或n+多晶硅更高的功函数，仅提供大约0.4伏特的阈值增加。此外，尽管期望使用例如p+SiC或甚至p型金刚石膜作为电极材料来分别增加阈值大约1.4伏特和3伏特，尚未证明这两个复合材料可以适当地制造成在薄SiO2栅极电介质上用作栅电极。[0005] 从而，对于功率开关应用仍然需要具有足够高阈值电压的常截止(normally-off)埋沟(buried channel)SiC MOSFET。如果这样的器件可以实际并且简单地制造则这样的器件的优势可以进一步增加。发明内容

提供碳化硅半导体FET结构。该结构包括具有第一导电类型的漂移层、覆盖在该

漂移层的至少一部分上面的具有第二导电类型的离子注入基底或屏蔽结构、在该基底或屏蔽结构内的第一导电类型的离子注入沟道和覆盖在该基底或屏蔽结构的至少一部分上面的第二导电类型的离子注入表面层。

[0007] 还提供包括半导体结构的碳化硅半导体器件，该半导体结构具有具有第一导电类型的漂移层、该第一导电类型内具有第二导电类型的离子注入基底或屏蔽结构、在该基底或屏蔽结构内的第一导电类型的离子注入沟道和覆盖在该基底或屏蔽结构的至少一部分上面的第二导电类型的离子注入表面层。该器件进一步包括位于所述离子注入表面层的一部分上的电介质然后是栅极导体以及至少与所述离子注入沟道接触的源区以及漏区。[0008] 还提供制作半导体结构的方法。该方法包括提供具有第一导电类型的漂移层和离子注入具有第二导电类型的基底或屏蔽层，离子注入在该基底或屏蔽层内具有第一导电类型的沟道，以及离子注入覆盖在该基底或屏蔽结构的至少一部分上面并且具有第二导电类型的表面层。

[0006]

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说 明 书

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附图说明

当下列详细说明参照附图阅读时本发明的这些和其他特征、方面和优势将变得更

好理解，其中在整个附图中相似的符号代表相似的部件，其中[0010] 图1是根据一个实施例的半导体结构的剖视图；[0011] 图2A是常规半导体器件的部分剖视图；

[0012] 图2B是根据一个实施例的半导体器件的部分剖视图；

[0013] 图3A是常规半导体器件的掺杂剂浓度的对数与离表面的距离的关系的图形描绘；[0014] 图3B是常规埋沟半导体器件的掺杂剂浓度的对数与离表面的距离的关系的图形描绘；

[0015] 图3C是根据一个实施例的半导体器件的掺杂剂浓度的对数与离表面的距离的关系的图形描绘；以及

[0016] 图4是根据本发明的一个实施例的MOSFET器件的计算的转移特性的图形描绘。

[0009]

具体实施方式

[0017] 除非另外限定，本文使用的技术和科学术语具有与本发明所属领域内的技术人员所通常理解的相同的含义。术语“第一”、“第二”等如本文使用的不指示任何顺序、数量或重要性，相反用于将元件彼此区别开来。同样，术语“一”不指示数量的，相反指示引用项中的至少一个的存在，并且术语“前面”、“后面”、“底部”和/或“顶部”除非另外指明否则仅用于方便说明，并且不限于任一个位置或空间取向。如果公开范围，针对相同成分或性质的所有范围的端点是包括的并且是可组合的(例如，“多达大约25wt.％，或，更具体地，大约5wt.％到大约20wt.％”的范围是包括端点和“大约5wt.％到大约25wt.％”的范围的所有中间值的，等等)。连同数量使用的修饰语“大约”是包括所述值的并且具有由上下文指定的含义(例如，包括与特定数量的测量关联的误差度)。[0018] 将理解，当例如层、区域或漂移层等元件称为“在另一个元件上”或“在另一个元件之上”时，它可以直接在另一个元件上，或可存在插入其间的元件。在另一方面，当元件称为“直接在另一个元件上”或“直接在另一个元件之上”时，没有插入其间的元件存在。同样地，当元件称为“在另一个元件之下”或“在另一个元件下”时，它可以直接在另一个元件之下或下，或可存在插入其间的元件。相反，当元件称为“直接在另一个元件之下”或“直接在另一个元件下”时，没有插入其间的元件存在。

[0019] 本文提供有碳化硅半导体结构。该结构包括具有第一导电类型的漂移层、覆盖在该漂移层的至少一部分上面的具有第二导电类型的基底或屏蔽结构、在该基底或屏蔽结构内的第一导电类型的沟道和覆盖在该基底或屏蔽结构的至少一部分上面的第二导电类型的表面层。该基底或屏蔽结构、表面层和沟道通过离子注入可取地形成，并且因此，与通过其他方法(例如通过外延生长等)提供这样的层比较，对每层的厚度和电荷浓度的非常精细的控制是可能的。因此，可操纵这些层的电荷权衡以提供期望的阈值电压和/或埋沟导通量。

[0020] 在该结构或器件内的任何p掺杂特征可包括任何p型掺杂剂(即，来自元素周期表列III的元素)，同时在任何n掺杂特征中存在的掺杂剂可以是任何n型掺杂剂(即，来自元素周期表列V的元素)。当该半导体结构或器件的一个以上的特征包括p掺杂剂时，p

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说 明 书

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掺杂剂可以是相同或不同的。在某些实施例中，p型掺杂剂可包括例如铝或硼或这些的组合物。相似地，当该半导体结构或器件的一个以上的特征包括n掺杂剂时，n掺杂剂可以是相同或不同的。在某些实施例中，n型掺杂剂可包括例如磷或氮。[0021] 基底或屏蔽层将可取地是高掺杂的，即是将包括足够的掺杂剂浓度使得器件具有较低的反向泄漏电流和/或器件将不在高漏电压呈现明显的穿通击穿。更具体地，基底或屏蔽层将可取地包括从大约2×1013cm-2到大约2×1014cm-2、或从大约3×1013cm-2到大约1.8×1014cm-2、或甚至从大约7.5×1013cm-2到大约1.5×1014cm-2的掺杂剂密度。在另一方面，沟道可可取地包括从大约1×1012cm-2到大约8×1012cm-2、或从大约2×1012cm-2到大约7.5×1012cm-2、或甚至从大约2×1012cm-2到大约7×1012cm-2的掺杂剂密度。表面层的适当的掺杂剂密度可以范围在从大约1×1011cm-2到大约4×1012cm-2、或从大约1×1011cm-2到大约3×1012cm-2、或甚至从大约1×1011cm-2到大约2.5×1012cm-2。

[0022] 用以按照截止状态中保持低沟道所要求那样控制器件的阈值所利用的表面层将可取地是相对浅的，即，从结构或器件的表面将是从大约0.05μm到大约0.1μm，使得在形成表面层中可有优势地利用现有的离子注入技术。

[0023] 本半导体结构可进一步参照在图1中示出的其的一个实施例描述。更具体地，半导体结构100包括适合于电压范围的漂移层112。轻掺杂漂移层112可以外延沉积(如果期望的话)，并且在其上形成p掺杂基底或屏蔽层116、位于基底或屏蔽层116的上表面上的n掺杂沟道层118和位于n掺杂沟道层118的上表面上的p掺杂表面层120。[0024] 在备选实施例(未示出)中，基底或屏蔽层116可以是n掺杂的，沟道层118可以是p掺杂的，并且表面层120可以是n掺杂的。漂移层112可包括任何半导体材料，并且可取地包括碳化硅。漂移层112可以是掺杂的、未掺杂的，或在其中可包含掺杂和未掺杂区域。

[0025] 个体层116、118和120中的每个是薄的(提供小于大约1微米的总厚度)。一般，基底或屏蔽层116将具有从大约0.1μm到大约0.7μm的厚度，其中从大约0.25μm到大约0.6μm的厚度是更典型的。发明性结构的沟道层118将典型地具有从大约0.05μm到大约0.25μm，或从大约0.1μm到大约0.15μm的厚度。表面层120的厚度典型地在大约0.05μm和大约0.1μm之间。表面层120的厚度限定为从半导体和绝缘体到由表面层和n沟道层形成的冶金结(metallurgical junction)的距离。沟道层118的厚度限定为从由表面层和n沟道层形成的冶金结到由沟道层和基底或屏蔽层形成冶金结的距离。基底或屏蔽层116的厚度限定为从由沟道层和基底或屏蔽层形成冶金结到由基底或屏蔽层和漂移层形成的冶金结的距离。

本文描述的半导体结构可连同任何其他期望的部件或特征提供以便制作实现功

能的半导体器件。现在已经示出这样的器件可以常截止，其具有足够高的阈值电压(例如，大于大约3V、大于4V或甚至大于大约5V)以减小或甚至明显地防止截止状态沟道漏电。以另一个方式来说，根据这样的实施例的器件允许器件采用埋沟或反型模式和/或常截止阈值电压相比于跨导(transconductance)的优化来工作。[0027] 例如，半导体结构可连同栅极氧化物/电介质和栅极导体和源和漏区提供以形成横向或纵向MOSFET的一部分等等。在图2B中，以部分剖视图示出根据该实施例的半导体器件的一个示例，并且可参考图2A进一步理解，其以部分剖视图示出常规MOSFET。

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说 明 书

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更具体地，图2A和2B示出纵向MOSFET 200的部分横截面，其包括漂移层212、p

掺杂基底或屏蔽层216、n掺杂沟道层218，和在图2B中示出的发明性器件的实例中的p掺杂表面层220，即，沟道层218埋置在图2B中示出的发明性器件中。在图2A和2B中示出的MOSFET 200中的每个进一步包括电介质228、栅极222和钝化层224。期望通过提供具有埋沟层218和表面层220的在2B中示出的器件200，该器件将与由常规反型模式FET结构或器件(例如在图2A中示出的那个)呈现的从大约10cm2/v-sec到大约15cm2/v-sec的迁移率相比呈现从大约60cm2/v-sec到大约100cm2/v-sec的提高的迁移率。按照公开的半导体结构，在本半导体器件的附加实施例中，基底或屏蔽层216可以是n掺杂的，沟道层218可以是p掺杂的，并且表面层220可以是n掺杂的。

[0029] 图3A-3C是例如在图2A中示出的那个的常规器件和如本文描述的器件的掺杂剂浓度的对数与离表面的距离的关系的图形描绘。更具体地，图3A是在常规(反型模式双注入MOSFET)器件中使用单个或多个能量源进入具有第一导电类型的漂移层(未示出)的具有第二导电类型的离子注入基底或屏蔽层316的常规掺杂分布的图形描绘。在该常规器件中，基底或屏蔽层必须针对更高电压来屏蔽第二和第一导电类型形成的结，以及提供最佳阈值电压以形成反型模式沟道区。[0030] 在图3B中，将第一导电类型的沟道层318离子注入在第二导电类型的基底和或屏蔽层316中。沟道层的添加避免阈值电压依赖于基底或屏蔽层316。因此，通过调节沟道层318的掺杂，各种导通模式是可能的，即，阈值调节反型模式导通、耗尽模式导通或埋置导通。

[0031] 在图3C中，提供第二导电类型的表面层320。利用该表面层的添加，人们现在可以将器件从常截止反型模式调整到常截止埋置导通模式，以及将器件的跨导从在反型模式中观察到的典型的低值调整到在埋置沟道器件中看见的更高值。[0032] 如上文提到的，基底或屏蔽层、沟道和表面层可取地通过离子注入形成。离子注入允许除其他制造方法外的厚度和/或掺杂剂浓度的更多控制，并且因此，在本基底或屏蔽层、沟道和表面层中提供电荷权衡的更多灵活性，从而，提供对阈值电压和埋沟导通量的更多控制。同样，离子注入是已经在半导造的许多方面中使用的可行制造技术，并且因此，本方法将易于在许多制造设置中实现。[0033] 如此，本文还提供的是用于制作半导体结构的方法，其包括提供具有第一导电类型的漂移层，以及在其上离子注入具有第二导电类型的基底或屏蔽层。将具有第一导电类型的沟道离子注入在该基底或屏蔽层内，并且将具有第二导电类型的表面层离子注入以便覆盖在该基底或屏蔽结构的至少一部分上面。

[0034] 图4是本发明的实施例的计算的漏电流密度与栅电压特性的关系的图形描绘。如本文实用的，术语“阈值电压”指的是对MOSFET器件的漏电流与栅电压的关系的特性的线性拟合的X截取给出的电压。跨导通过对MOSFET器件的漏电流与栅电压的关系的特性进行微分而获得。器件A(比较的)是反型模式器件，其中仅p阱层在沟道中存在。器件B、C、D和E是根据本文描述的本发明的实施例的器件，其中基底或屏蔽层、沟道层和表面层在沟道区中都存在。这些器件中的所有都具有相同的沟道长度，即0.5μm。器件D和E具有相似的基底或屏蔽层和沟道层掺杂剂浓度。器件E具有更高的表面掺杂剂浓度，从而比器件D更高的阈值电压。器件E和C具有相似的基底或屏蔽层和表面层掺杂剂浓度。但，器

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说 明 书

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件C具有更高的沟道掺杂剂浓度，从而比器件E更低的阈值电压。器件C、D和E的最大跨导分别是3.7siemens/cm2、4.3siemens/cm2和4.5siemens/cm2。根据本文描述的器件的实施例的器件的每层的掺杂剂浓度在下文表1中示出。[0035] 表1

[0036]

器件 A(比较的) B C D E

[0037]

P屏蔽 -- 9e13/cm2 12e13/cm2 12e13/cm2 12e13/cm2 N沟道 -- 3e12/cm2 6e12/cm2 3e12/cm2 3e12/cm2 P表面 -- 1e12/cm2 2.25e12/cm2 1e12/cm2 2.25e12/cm2如在图4中示出的，器件A具有超过5V的截止状态和指示低电导率的缓坡。相

反，器件B、C、D和E都给出更大的跨导，其中器件E给出最大的阈值电压，从而说明通过利用本文公开的原理，截止电压相比跨导可以根据特定期望的应用调整。[0038] 基底或屏蔽层、沟道层和表面层中的每个的沉积可在相同或不同的设备中形成。离子注入使用对本领域内那些普通技术人员是众所周知的p-或n-掺杂剂前驱物实施。在一些实施例中，可提供梯度层，即可以使掺杂剂的浓度在整个层的厚度中变化。[0039] 此外，因为表面层是相对浅的，可利用低注入能量形成该表面层，即从大约25keV到大约100keV的注入能量。或者，表面层可通过“筛网”氧化层注入。对于本领域内那些普通技术人员众所周知的，筛网氧化物是牺牲层的一个示例。这样的层在完成的结构或器件中不具有直接功能，从而典型地在使用后处理掉。在注入中，这些氧化物以给定的厚度提供以吸收注入掺杂剂中的一些并且导致掺杂剂的穿透深度的净较少，从而协助浅注入。[0040] 尽管本文已经图示和描述本发明的仅某些特征，许多修改和变化将被本领域内那些技术人员想到。因此，要理解附上的权利要求意在覆盖所有这样的修改和变化为落入本发明的真实精神内。

[0041] [0042] [0043] [0044] [0045] [0046] [0047]

部件列表

100 半导体结构 218 沟道层112 漂移层 220 表面层116 基底或屏蔽层 222 栅极118 沟道层 224 钝化层120 表面层 228 电介质

200 纵向MOSFET 316 基底或屏蔽层

[0048] 212 漂移层 318 沟道层[0049] 216 基底或屏蔽层 320 表面层

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说 明 书 附 图

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图1

图2A

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说 明 书 附 图

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图2B

图3A

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说 明 书 附 图

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图3B

图3C

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说 明 书 附 图

图4

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