基于FPGA的有源电力滤波器PWM信号发生器的设计

关键词:脉冲宽度调制 FPGA 有源电力滤波器 QuartusII 随着电力电子技术的飞速发展,一方面由电力电子技术给现代化信息时代带来方便、高效巨大利益的同时,它的非线性工作特性对供电系统的电能质量造成了严重污染。另一方面,现代化工业、商业和居民电能用户对电力系统的供电电能质量提出了更严格的要求。而基于脉冲宽度调制(Pulse Width Modulation,简称PWM)技术的电压源型逆变器为核心的并联型有源电力滤波器(APF)作为电网净化器——抑制谐波电流、补偿无功电流,即提高负载功率因数、改善电网电能质量。关于并联型有源电力滤波器的研究与应用得到了国内外广泛重视[1],本文基于QuartusII软件提出并设计了三相三线制并联型有源电力滤波器的全数字PWM信号发生器,通过仿真实验,结果证实了设计方案的正确性和可行性。

1 系统工作原理

脉冲宽度调制,是利用冲量效应原理实现的,即大小、波形不同的窄脉冲变量作用在惯性系统时,只要它们的冲量,即变量对时间的积分相等,其作用效果基本相同。并联型有源电力滤波器就是基于指令电流参考信号,利用PWM脉冲控制高速电子开关IGBT通断实现电容电压的投切,得到一系列幅值相等、宽度不同的PWM信号,再经过连接电抗器变换,将能量回馈给电网,从而达到对负载电流畸变分量的补偿。并联型有源电力滤波器系统包括负载电流检测、补偿电流检测、直流电容电压检测、系统同步参考电压检测检测(A相)和其它各种保护信号检测等,检测信号经中央处理器DSP计算处理后,输出指令电流参考信号,送FPGA,经FPGA处理后产生三相6路PWM信号,控制主电路IGBT的导通和关断,实现电容电压的投切,从而达到抑制谐波电流分量、补偿无功电流分量,即改善低压配电电网电能质量、提供功率因数的目的。

那么如何产生所需要的PWM信号则是PWM技术的关键。传统方法是利用模拟方法,对指令参考信号与三角载波信号进行比较,产生PWM信号,此方法虽然简单,却难以满足较高精度的复杂设计要求。此外,也可以利用数字算法和定时逻辑,产生PWM信号[2]。

本文提出的用于控制并联型有源电力滤波器主电路IGBT导通和关断的全数字PWM信号发生器部分是由现场可编程门阵列(Field Programmable Gate Array,简称FPGA)实现的,其系统构成框图如图1

所示。其中,APF以DSP为中央处理器,实时检测、计算系统畸变电流,包括谐波电流分量和无功电流分量,并发出补偿电流指令参考信号,存放在双口RAM中,FPGA读取指令电流参考信号,经过信号调理后,与数字三角载波发生器比较,输出三相PWM基准信号,经宽度可调的死区计数器处理后,发出三相6路PWM信号,经过包括IGBT专用驱动保护电路EXB841的信号处理后,控制IGBT的导通和关断,实现直流电容电压投切,从而达到抑制谐波电流、补偿无功电流,即提高功率因数、改善电网电能质量的目的。

系统采用德州仪器公司TMS320F2812系列DSP芯片作为中央处理器,芯片最高工作频率高达150MHz,32位定点高速数字处理满足系统大量计算的要求。芯片内置16路12位同步AD转换通道,转换速度高达25MHz,专门设计的AD供电、AD参考电压,确保了AD采样转换精度。此外,芯片还内置128K*16位FLASH,可存放用户程序,FLASH可加密。FPGA芯片采用ALTERA公司FLEX10K系列的高速EPF10K10LC84-4实现,可用门数1万,最大可用I/O数59个,72个逻辑阵列块(LABs),即576个逻辑单元(LEs),3个EAB,可以实现

6144比特的内部RAM。

本设计采用FPGA产生PWM控制信号,节省了DSP资源,从而大大减轻了中央处理器DSP的负担。

2 全数字PWM信号发生器设计

针对并联型有源电力滤波器主电路结构,要求PWM信号发生器可以发出三相六路PWM控制信号。其脉冲宽度数据根据DSP实时计算输出的处理结果经过信号调理后获得。PWM信号的产生是采用三角载波与调制波进行比较的传统方法,其调制波为指令电流信号和补偿电流参考信号的差,作为对传统方法的改进就是三角载波、调制波和比较逻辑等均采用全数字化方法来实现,并且在PWM信号发生器输出加入了宽度可调的死区发生器,从而在软件上避免了被控制导通的IGBT出现同桥臂上下两个功率开关器件同时误导通的短路故障[3]。

全数字PWM信号发生器的内部逻辑包括12位总线接口逻辑单元、12位数字三角载波发生器、12位数据比较器和宽度可调的8位死区信号发生器等。系统首先由12位总线接口逻辑单元读取来自DSP存储在双口RAM中的的调制信号并锁存,同时根据死区宽度控制数据,即死区时间Tdead进行数据信号调理,如果数据超过范围(212-Tdead),则使数据等于最大值212-Tdead,如果数据小于Tdead则

使数据等于最小值Tdead。然后将调理后的数据与数字三角波发生器比较,得到三相PWM基准信号,经死区发生器处理后输出三相6路PWM控制信号,其中数字三角载波发生器为12位可逆计数器,对系统时钟进行计数。计数器先执行加法,从0计数到4095,再执行减法计数从4095到0,从而实现数字三角载波,三角载波的峰峰值为4095。死区发生器保证同一桥臂上下两个IGBT不能同时导通,在软件上嵌入了防止因IGBT误导通而发生短路事故的保护措施。PWM控制信号输出后经过包括IGBT专用驱动保护电路EXB841调理后,直接驱动各相应IGBT的导通和关断,从而达到系统抑制谐波、补偿无功的目的[4]。

3 主要程序设计思想

由于数字三角载波发生器和死区发生器在整个系统设计中非常关键,其中数字三角载波发生器采用12位可逆计数器,计数值范围为0～4095。

死区发生器采用类似电容充放电过程的饱和计数器,其逻辑关系为:

(1)当输入信号pa为0时,如果死区计数器计数值等于0,则计数值保持不变,否则做减1计数;

(2)当输入信号pa为1时,如果死区计数器计数值等于max,则计数

值保持不变,否则做加1计数;

(3)当输入信号pa为1且死区计数器计数值等于max时,输出的PWM控制信号为AH=1、AL=0,即A相上桥臂功率开关器件V1导通、下桥臂功率开关器件V4截止;

(4)当输入信号pa为0且死区计数器计数值为0时,输出的PWM控制信号为AH=0、AL=1,即A相上桥臂功率开关器件V1截止、下桥臂功率开关器件V4导通;

(5)当死区计数器计数值在0～max之间时,输出的PWM控制信号为AH=0、AL=0,即A相上、下桥臂功率开关器件都不导通,即V1、V4都处于截止状态,PWM控制信号形成死区,防止出现上、下桥臂直通的短路故障。

4 系统仿真结果

利用QuartusII的波形仿真功能可以得到系统输入、输出信号的仿真波形图。Atlera公司提供的这种软件不仅能非常方便的验证逻辑输出结果,而且提供了时序验证,包括芯片内部各点之间以及芯片管脚信号传输延时的验证,以及竞争冒险现象的出现[5]。

本设计中给出了重要部分的仿真波形如图2所示。其中clk为系统时钟,设置为20MHz,ah、al分别为A相输出的控制功率开关器件

V1、V4导通和截止的PWM控制信号。

5 结语

本文提出了一种基于FPGA三相全数字PWM信号发生器的设计方案,并给出了具体的实现方法以及相应的PWM信号发生器框图。该电路通过硬件描述语言以及图形输入完成了整个功能模块的全部设计工作,使得PWM触发电路更加可靠和稳定。输入时钟的频率以及相应的载波频率和死区发生器宽度都可以调整,以满足不同用户要求。本设计可以为其它相关设计提供参考、借鉴。

参考文献

[1]许强,等．基于FPGA的三相PWM发生器[J]．电子技术应用,2001,27(1):73～74.

[2]田杰,等．基于FPGA的静止补偿器PWM脉冲发生器设计[J]．电力系统自动化,2000,24(23):47～49.

[3]Shih-Liang Jung,Meng-Yueh Chang．Design and Implementation of a FPGA-Based Control IC for AC-Voltage Regulation．IEEE Transactions on Power Electronics,1999,14(3):522～532.

[4]戴本祁.三相整流器移相触发电路的EDA设计[J]．电力电子技术,2000,34(3):53～54.

[5]侯波亨,等.VHDL硬件描述语言与数字逻辑电路设计[M].西安:西安电子科技大学出版社,1999.